El CTO de Intel: las herramientas actuales solo permiten duplicar la producción de chips punteros, mientras la demanda de IA crece 3 veces al año

Este artículo es la entrada de blog de un episodio de pódcast. Su autor visitó durante dos días la fábrica más avanzada de Intel y habló con su dirección técnica para entender cómo serán los chips del futuro. Es un formato nuevo para el pódcast, con animaciones que explican gate-all-around, alimentación por la cara trasera, CFET e hybrid bonding. Un aviso sobre este resumen: el texto recibido se corta a mitad de la conversación, justo al empezar la sección sobre High-NA EUV. Lo que sigue cubre solo la introducción y las primeras secciones. Quedan fuera los apartados sobre rutenio, transistores apilados, hybrid bonding, la competencia con TSMC y Terafab, que sí aparecen en el índice de la página.

La tesis central está en la introducción. La computación para IA lleva una década creciendo 3 veces al año. Según el CTO de Intel, con el parque mundial actual de herramientas de fabricación de chips solo se podría duplicar la producción de obleas de última generación. De ahí surge la pregunta del episodio: qué trucos pueden usar las fundiciones para retrasar el punto en que la demanda supera con claridad a la oferta. El texto también recuerda que la producción está limitada por equipos que Intel compra a proveedores, sobre todo las máquinas EUV de ASML. En el vídeo se citan declaraciones de ejecutivos del sector que hablan de una demanda de IA enorme. Una de ellas la sitúa entre un 40 y un 50 % por encima de la capacidad máxima, algo que el ejecutivo dice no haber visto nunca.

La primera conversación es con Chris Auth, que dirige el desarrollo de los procesos que ya están en fabricación. Explica que el nodo 14A lleva unos tres años o más en desarrollo y que ahora se está cerrando el proceso y el conjunto de herramientas con el que se fabricará. Según él, la fábrica tiene unos 2.000 pasos, y cada uno debe afinarse para producir miles de obleas por semana de forma repetible. Para mejorar el rendimiento (yield), Intel detecta defectos de dos maneras. Una es la metrología en línea, con herramientas que inspeccionan las obleas durante el proceso. La otra son las pruebas eléctricas o la clasificación al final de la línea. Luego se analizan los fallos con cortes transversales en el laboratorio de microscopía electrónica de transmisión (TEM). El corte permite ver entre qué capas está el defecto y, por tanto, en qué parte del flujo se originó. La lección que repite Auth es no meter demasiada innovación en un solo nodo, porque la complejidad crece y hay que cumplir un calendario predecible para el cliente.

Ese enfoque viene de la experiencia con el nodo de 10 nanómetros. Su lanzamiento estaba previsto para 2016 y la fabricación no empezó hasta 2018. Auth explica que se apostó por un escalado muy agresivo, llamado «hyperscaling», sin herramientas nuevas porque todavía no estaban listas. Eso cargó mucho el proceso y a los ingenieros. Aun así, afirma que el 10 nm acabó siendo una gran tecnología en rendimiento, prestaciones y coste, aunque tardó más de lo deseado. Señala la litografía EUV como la tecnología que probablemente debió dejarse para más adelante. Al definir el 10 nm se concluyó que EUV no estaba lista. Según el artículo, TSMC la incorporó antes: producción en volumen en 2019 y ampliación en su nodo de 5 nm en 2020. Los primeros productos de Intel con EUV llegaron en 2023, así que TSMC acumuló unos cuatro años más de experiencia con estas máquinas. Desde entonces Intel usa unos criterios de madurez y un proceso de «phase gate». Para pasar de la exploración al desarrollo hay que cumplir requisitos de rendimiento, defectos y prestaciones. Lo que no los cumple se aplaza al siguiente nodo.

El artículo incluye después una explicación didáctica de la evolución del transistor. Un transistor es un interruptor entre fuente y drenador, controlado por una puerta. Al reducir el tamaño aparecieron fugas de corriente. La solución fue que la puerta rodeara el canal por más lados. En el transistor planar, que se demostró en 1960, la puerta toca el canal solo por arriba. En el FinFET toca tres lados, porque el canal es una aleta vertical. En el gate-all-around (GAA) lo rodea por completo, y el canal se divide en finas láminas. Fabricar el GAA exige nuevos materiales y pasos. Las láminas se intercalan con capas de un material de sacrificio, que luego se elimina. A continuación se recubren con un aislante de «alto k» y se añade el metal de la puerta. El texto da estas fechas. El FinFET se demostró en laboratorio en 1989 y llegó a producción en Intel en 2011. El GAA se demostró en 1988, pero Samsung no empezó a producirlo hasta 2022. Entre ambos hay una diferencia de unos diez años en llegar a fábrica.

Auth explica ese retraso con el principio de no abordar un problema antes de tener que hacerlo. Mientras había otras palancas de rendimiento, como el silicio tensionado, el metal de puerta de alto k y los FinFET, no compensaba afrontar las dificultades del GAA, que describe como el «transistor definitivo». Integrar el alto k con GAA requiere invención, nuevos materiales y herramientas distintas, y a menudo los proveedores deben desarrollar equipos nuevos. Sobre cómo ha cambiado la I+D, contrasta los años 80 y 90, dominados por el escalado de Dennard y la litografía, con el periodo desde los 2000. Lo llama una «edad de oro de la innovación», con silicio tensionado, alto k, FinFET, GAA y alimentación por la cara trasera. Estima que el número de materiales usados se ha multiplicado por unas diez desde los años 90. Menciona también la deposición de capas atómicas, que permite controlar el proceso átomo a átomo.

La última parte recibida trata de la litografía High-NA EUV, que Intel usa en 14A. Mantiene la misma luz ultravioleta extrema pero cambia la óptica. La apertura numérica pasa de 0,33 a 0,55, lo que permite imprimir detalles unas 1,7 veces menores en una sola pasada. Si no se puede, hay que dividir el patrón en varias pasadas, con más tiempo de máquina y más riesgo de defectos. Según el artículo, una máquina EUV cuesta unos 200 millones de dólares y las High-NA cuestan aproximadamente el doble. Auth explica que Intel y TSMC sacan conclusiones distintas con las mismas herramientas. Intel usa alimentación por la cara trasera, lo que relaja los requisitos de paso en la cara frontal y permite imprimir directamente con High-NA. TSMC, sin ella, necesita pasos más ajustados y recurre al doble patrón con EUV estándar, por lo que High-NA le resulta menos útil. Auth añade que en 14A High-NA se ha dejado como opción, que se hablará con el cliente, porque aporta valor pero también complejidad.

En conjunto, la parte disponible deja una idea clara. Los avances en transistores y litografía llegan tras largos periodos de maduración, y los fabricantes priorizan los calendarios predecibles. La demanda de IA crece mucho más deprisa que la capacidad de las herramientas, según la cifra que da el CTO de Intel en la introducción. El detalle de esa afirmación, es decir, por qué no alcanzan las herramientas para multiplicar por diez la producción y qué opciones hay, pertenece a una sección que no se pudo leer en el material recibido.